Модуль SVR-420

Интерфейсы

Передняя панель:
  • USB-UART (mini-USB)
  • 2 × Gigabit Ethernet RJ45
Разъём VPX (RP0):
  • REF_CLK
Разъём VPX (RP2):
  • IIC
Разъём VPX (RP3):
  • REAR_CLK
  • Serial RapidIO x4
  • Gigabit Ethernet
Разъём VPX (RP5):
  • REAR_CLK
  • Serial RapidIO x4
  • Gigabit Ethernet
Разъёмы на плате модуля:
  • JTAG DSP
  • JTAG FPGA

Технические характеристики

Программируемая логика

  • Сервисная FPGA Xilinx Spartan-6 XC6SLX45:
    • 6882 ячеек Spartan-6 Slice;
    • 116 блоков RAM Xilinx BlockRAM по 18 кбит;
    • предназначена для управления процессом конфигурации DSP и синтезаторами частоты, реализации ряда функций IPMI;
    • конфигурация из встроенной SPI Flash 16 Мбит.

Вычислительное ядро

  • Два DSP TMS320C6678 TI:
    • восемь ядер на частоте до 1,25 ГГц;
    • до 320 млрд. операций в секунду над операндами с фиксированной запятой;
    • до 160 млрд. операций с плавающей запятой;
    • кэш-память 32 кбайт L1P, 32 кбайт L1D, 512 кбайт L2 на каждое ядро;
    • 4 Мбайт разделяемой межпроцессорной памяти (MSMC);
    • сетевой сопроцессор с поддержкой алгоритмов аппаратного шифрования ECB, CBCm CTR, F8, A5/3, CCM, GCM, HMAC, CMAC, GMAC, AES, DES, 3DES, Kasumi, SNOW 3G, SHA1/2 (256 бит), MD5 на скоростях до 2,8 Гбит/с для приложений IPSec, SRTP, 3GPP, WiMAX Air и SSL/TLS.

Память

  • По 64-х разрядному банку памяти DDR3-1333 объёмом до 2 Гбайт на каждом из процессоров
  • По 16 Мбайт памяти SPI NOR Flash на процессоре
  • Встроенная I2C EEPROM по 128 кбайт на процессор для первоначальной загрузки

Межпроцессорный интерфейс

  • HyperLink x4 до 50 Гбит/с

Тактирование

  • Набор синтезаторов для генерации полной сетки частот тактирования DSP
  • Схема PLL очистки и умножения опорного тактового сигнала VPX REF_CLK 25 МГц до 250 МГц (тактирование каналов SRIO)

Соответствие стандартам

  • ANSI/VITA 46.0-2013 VPX Base Standard
  • ANSI/VITA 46.10-2009 (R2015) RTM for VPX

Внешние и отладочные интерфейсы

  • Два канала SRIO 2.1 x4: порты 0–3 разъёмов RTM RP3 и RP5
  • Два канала Gigabit Ethernet: порты 11 разъёмов RTM RP3 и RP5
  • Консольные COM-порты каждого процессора и FPGA с интерфейсом Mini-USB на Rear-панели
  • Внутренний разъём внешнего эмулятора XDS560
  • Внутренний разъём JTAG IEEE 1149.1 FPGA

Системные функции

  • Поддержка шины I2C VPX (линии SM0, SM1) IPMI
  • Поддержка географической адресации (GA0–GA4)
  • Задействование сигнала линии REF_CLK 25 МГц VPX для генерации опорного тактирования SRIO
  • Обработка сигнала системного сброса VPX SYSRESET#
  • Возможность управления линией сброса SYSRESET#
  • Встроенный контроль напряжений и тока потребления
  • Встроенный температурный контроль
  • Реализация последовательностей включения/выключения напряжений электропитания процессоров

Энергопотребление

  • Потребляемая мощность модуля тыльного ввода/вывода не более 51 Вт
  • Распределение потребляемой мощности по линиям питания:
    • +12 В: до 4 A (48 Вт);
    • +3,3 В_AUX: до 0,3 A (1 Вт).

Условия эксплуатации

  • Охлаждение: воздушное
  • Диапазон рабочих температур: коммерческий (0...+50 °С) или индустриальный (−40...+85 °С)
  • Температура хранения: −40...+85 °С
  • Влажность: 10–95 % без конденсата
  • Возможность нанесения влагозащитного покрытия для жёстких условий

Размеры

  • Форм-фактор: VPX 6U
  • Размеры: 81,5 × 233 мм


Назад в раздел